Error: Top-level design entity "demo" is undefined

原因：顶层模块的module名没有和工程名同名

解决方法：把顶层模块 module名改成和工程名同名

最近在玩QUARTUS 11遇到此问题!

问题补充：本人用的时VERILOG HDL硬件描述语言!

答案：
菜单Assignments -> Settings...
打开后点击第一个General选项里，在Top-level entity标签指示下的编辑框里输入你的VERILOG HDL文本里的实体名字就OK了。例如：